一只猫的校园生活

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And it can't be returned even if you had receive a brick.

原来制作的USB Blaster一直存在缺陷，当通信速度过快，或者连续通信如何联系的SignalTapII时，很容易断线或者读出错误数据。
Blaster的逻辑是一个国外人士写的，功能也是得到认可的。但是在我的板子上工作就是有问题。
我的板子找了很久原因也没找到，至少CPLD方面没有找到问题，usb晶振倒是发现了一个问题，是芯片供电电压的问题，但没有手册描述的那样那么不稳定。
经过几个pcb版本的尝试之后，我个人认为，我的设计没有问题，他的逻辑也没有问题，而是时钟问题。在我的pcb和cpld上，24M的时钟驱动blaster的逻辑是有竞争冒险，使得逻辑不稳定。虽然说blaster的逻辑作者说逻辑跑在24M，25M的。我尝试在cpld中把输入的clk用计数器分频，降到12M时还有少量出错，6M的时候就一切ok了。
想了一下，这个时钟质量应该是没问题的，但是我自己做的pcb上usb芯片和cpld芯片都更新了。其中cpld是用的性能最低的一款，没有pll而且内部时钟最快能跑多少也不确定（当然手册上写的速度是远远高于24M的）。很可能是哪里衔接的问题使得时钟状态欠佳。
这样只要保证时钟降下来，感觉就挺稳定的。

终于我的一件心事踏实了。

亦墨的Y602电子书太脑残了，所有模式下都不能全屏，上下工具条始终浪费屏幕，并且导致显示面积不是良好的宽高比，一个6寸屏，有效显示面积估计只有5寸。有谁认识edo的开发人员赶快反应一下，我要被郁闷死了。

在Altium Designer中，画原理图的时候往往出现下列的提示，而且一下好好多个。
今天我也遇到这个问题，记得之前遇到过，解决了，但是没有整理。今天把解决办法也整理出来。
这个问题的原因是说管脚有悬空，但是明明是有网络连接的呀？为什么呢？如果细心点会发现，你的线可能全都连接的，但是却“没连接上”，为什么呢？这个要从元件封装说起，元件封装的引脚有很多属性，其中一个是电气特性（Electrical Type），这里本事为了更好的描述引脚，供画图工具检查连接正确性的。但是如果遇到不是在同一个图中连线，而是在不同图中通过port连接，尤其是目标的另一端是FPGA的IO（他的电气特性一般为输入输出，或者被动），这样，你的器件这段就会出现这种没有驱动的错误。

解决办法很简单，就是修改元件库，把这个电气特性改为被动即可，如果觉得没有指示输入输出的箭头了，不好看，可以修改下面Symbols部分的显示设置，可以达到同样的效果。

演示了那么多效果，下下来一看，毛都没实现呢。。。