一只猫的校园生活

昨天和室友讨论了一下FPGA中的FIFO的使用问题。
后来发现，我们出现的问题实际上是出现在对其引脚的理解上。
FIFO的读写时钟独立控制，要给rdclk和rdreq，实际上，reclk是维持工作的，要始终给出，redreq才是真中控制要读取的控制线，想读取一个数据rdreq应该给出一个宽度的有效信号，在这个宽度里遇到rdclk，fifo就会给出一个读取的数据。目前没有实际测试，但是从手册介绍中，是这样使用的。
wrreq与wrclk是一样的。
PS：天气好热，楼里空调还没开，难受死了。